DREAM Tool er en generisk ramme, der sigter på at give et fælles semantisk domæne, som kan udtrykke flere (real-time, strømforbrug, ressourcemæssige) begrænsninger.
Den semantiske domæne har en eksekverbar C ++ model, som er blevet semantisk forankret til den hybride automata formalisme. Selvom modellen for beregning svarer til hybrid automater, så langt vi har haft succes med at analysere modeller ved konservativ tilnærmelse hjælp tidsindstillet automata på moderat størrelse systemer.
At beskæftige sig med store eksempler har brugeren mulighed for at bruge simuleringen / afprøvning interface på den eksekverbare C ++ model, inden der gennemføres af systemet. Vi planlægger at udvide de genetiske algoritmer til at løse en lang række problemer.
DREAM er en simulering og verifikation ramme, som giver en formel model og analyse af dit system i mindre end en dag. Systemer i DREAM er angivet ved hjælp af XML på en ligefrem måde. Jeg håber du finder det nyttigt.
Real-time middleware giver pålidelige og effektive platforme, der understøtter vigtige funktionelle og Quality of Service (QoS) behov distribuerede real-time indlejrede (DRE) systemer.
Centrale udfordringer i DRE systemets udvikling omfatter sikker sammensætning af systemkomponenter og kortlægge de funktionelle specifikationer på målet platform. Modelbaserede teknologier bidrage til at løse disse problemer ved at aktivere design-time analyse og give mulighed for en hurtig evaluering af design alternativer med hensyn til end-to-end QoS egenskaber, forudsigelighed og resultatmål, før der indgås en specifik platform.
Distributed realtid Embedded Analysis Method DREAM er et open-source værktøj og metode til at optimere flere servicekvalitet (QoS) egenskaber distribuerede real-time indlejrede (DRE) systemer. Projektet fokuserer på den praktiske anvendelse af formelle analysemetoder til realtid middleware til at automatisere kontrollen, udvikling, konfiguration og integration af middleware-baserede DRE-systemer.
Hvad er nyt i denne version:
· Denne version gennemført flere optimeringer for forbedret ydeevne model kontrol, hvilket resulterer i en imponerende ydeevne gevinster på mindst 2-3 gange.
· Der er ingen kendte memory leaks stede i den aktuelle version.
· Balanced AVL træer anvendes nu, hvilket resulterer i eksponentielle speedups i flere trin i metoden model kontrol.
· XML Schema validering blev gennemført.
· Verifikation tid rapportering blev opgraderet til også at omfatte data om simulation hastigheder.
· Stikprøvekontrol simulation-baserede giver nu en henrettelse spor, når en deadline er forpasset.
Kommentarer ikke fundet