verilog2vhdl er et værktøj, der er udviklet til dem, der ønsker at konvertere en eksisterende verilog design i VHDL. & Nbsp; Den genererede VHDL fungerer muligvis ikke, som det er, og kan kræve nogle manuelle korrektion for at sikre den VHDL datatype matching. Dette er udviklet i Java (1.6.x) for at gøre det uafhængig af platform og bundtet som en eksekverbar JAR fil. Klik her for at downloade denne gratis oversætter til Linux-platformen, og klik her for at hente den til Windows.
Anvendelse:
verilog2vhdl -i simple_and.v gentagelse simple_and_top udtjekning simple_and.vhd
OR
java -jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -i simple_and.v gentagelse simple_and udtjekning output.vhd
Der er andre kontakter som -only_entity at skabe netop den enhed correspomding til den angivne top. Tilsvarende er der -only_component at skabe en komponent erklæring svarende til den angivne modul
Krav :.
- Java 2 Standard Edition Runtime Environment
Kommentarer ikke fundet